Стандартной логики

Проектирование на основе стандартных ячеек (standard cell) — в полупроводниковом дизайне — метод проектирования интегральных схем с преобладанием цифровых элементов. В данном методе наиболее низкий уровень проектирования СБИС скрыт от проектировщика абстрактными логическими элементами (например, узел NAND). Методология проектирования на базе ячеек позволяет одним разработчикам сфокусироваться на высокоуровневом аспекте цифрового дизайна, когда другие разработчики работают над физическими реализациями ячеек. Вместе с достижениями полупроводникового производства, методология стандартных ячеек отвечает за возможность проектирования как простых интегральных схем (до нескольких тысяч транзисторов), так и сложнейших СБИС и СнК c миллионами транзисторов.